Процессоры Pentium Pro и Pentium II - shikardos.ru o_O
Главная
Поиск по ключевым словам:
страница 1страница 2
Похожие работы
Процессоры Pentium Pro и Pentium II - страница №1/2

4.2.5. Процессоры Pentium Pro и Pentium II.

От процессора Pentium Pro принято отсчитывать начало шестого поколения. С точки зрения принципа организации вычислений, главное отличие поколения заключается в применении динамического исполнения, при котором внутри процессора инструкции могут исполняться не в том порядке (out of order), который предполагает программный код. Это решение нацелено на очередной скачок повышения производительности процессора за счет улучшения архитектуры, а не повышения тактовой частоты. Некоторые идеи такого исполнения реализованы и в процессорах, описанных выше. Здесь же рассмотрим процессоры, имеющие еще одно системотехническое отличие — архитектуру двойной независимой шины, подразумевающей интеграцию вторичного кэша в одном конструктиве с процессором. В настоящее время она реализована в процессорах Pentium Pro и Pentium II, которым и посвящается данный параграф.

Процессор Pentium Pro (Р6) относительно классического процессора Pentium имеет следующие усовершенствования:


  • Применено динамическое исполнение — комбинация методов предсказания множественных ветвлений, анализа прохождения данных и виртуального выполнения. При этом команды, не зависящие от результатов предыдущих операций, могут выполняться в измененном порядке, но последовательность выгрузки результатов в память и порты будет соответствовать исходному программному коду.

  • Применена архитектура двойной независимой шины, повышающая суммарную пропускную способность. Одна шина — системная — служит для общения ядра с основной памятью и интерфейсными устройствами, другая — внутренняя — предназначена исключительно для обмена со вторичным кэшем.

  • В корпусе процессора интегрирован синхронный Ь2-кэш объемом 256-512 Кбайт (есть и специальные версии с кэшем 1 Мбайт), подключенный к внутренней шине.

  • Реализация преимуществ параллельного исполнения (особенно 32-битного кода) не требует перекомпиляции ПО.

  • В систему команд введены инструкции условной пересылки данных, позволяющие сократить количество условных переходов. При этом повышается предсказуемость кода и, следовательно, эффективность использования конвейера.

  • Для повышения достоверности шина поддерживает ЕСС-контроль, специальные версии имеют ЕСС и во вторичном кэше. Повышенная устойчивость к сбоям обеспечивается средствами анализа и восстановления после отказов.

  • Архитектура рассчитана на однопроцессорные и многопроцессорные ; системы, интерфейс системной шины рассчитан на объединение до 4-х процессоров на одной шине с помощью внутренних схем арбитража в симметричную мультипроцессорную систему.

Процессор исполнен в 387-выводном корпусе, у которого некоторые зоны выводов расположены в шахматном порядке (модифицированный SPGA корпус). Питание вторичного кэша у будущих моделей предполагается отделить от питания ядра.

Самый младший Pentium Pro работает на частоте 150 МГц при напряжении питания 3,1 В и имеет вторичный кэш 256 Кбайт, процессоры с частотой 166 и 200 МГц работают с напряжением питания 3,3 В и могут иметь вторичный кэш 256 или 512 Кбайт.



OverDrive processors for the Pentium Pro — процессор, предназначенный для замены Pentium Pro 150-200 МГц. Ссылки на него имелись в технической информации, посвященной процессору Pentium Pro, но, похоже, он так и не появится. Предполагалось, что он будет иметь более высокие тактовые частоты, а также систему идентификации уровня питающего напряжения. Для его установки системная плата в дополнение к сокету 8 должна иметь специальный модуль регулятора напряжения питания (VRM), распознающий по коду идентификации необходимый уровень питающего напряжения (2,9 В и ниже). Эти два свойства на сегодняшний день реализованы в процессоре PentiumII, который в дополнение к ним имеет и поддержку ММХ.

Процессор Pentium II, продажа которого началась в мае 1997 года, на сегодняшний день является наиболее высокопроизводительным процессором семейства 80х86. Он является реализацией проекта с кодовым названием Klamath, объявленного в конце 1996 года. Этот процессор является сочетанием архитектуры процессора Pentium® Pro с технологией MMX(tm). Как и процессор Pentium Pro, процессор Pentium II использует архитектуру двойной независимой 1 Шины, повышающую пропускную способность и производительность. Его интерфейс системной шины допускает объединение только двух процессоров, а для четырех, как у Pentium Pro. В процессоре используется новая технология корпусов — картридж с печатным краевым разъемом S.E.C.C. (Single Edge Contact Cartridge), на который выведена системная шина. На картридже установлен кристалл собственно ядра процессора и несколько кристаллов, реализующих вторичный кэш. На нем же смонтирован и вентилятор. Вид картриджа представлен на рис. 4.30.

Снятие вторичного кэша с микросхемы процессора позволяет использовать промышленные наборы кристаллов собственно кэш-памяти, памяти тегов и контроллера кэша, применяя новые модели по мере их появления без капитальный переделки микросхемы. Для особо ответственных применений возможно использование вторичного кэша с ЕСС. В то же время сохраняется независимость шины вторичной кэш-памяти, которая работает на половинной частоте ядра процессора.

Процессор оптимизирован для работы с 32-разрядными приложениями и операционными системами. Первичный кэш по сравнению с Pentium Pro удвоен (16К кэш данных и 16К кэш инструкций), вторичный кэш имеет объем 512 Кбайт.

Внутренняя тактовая частота составляет 233, 266, 300, 333 МГц. Внешняя тактовая частота остается равной 66,66 МГц, так что появление данного процессора не является стимулом для распространения памяти SDRAM, эффективной для более высоких тактовых частот.

Для масштабируемых систем шина обеспечивает подключение двух процессоров. Адресуемый объем физической памяти составляет 64 Гбайт (36-битная шина адреса).

Высокая надежность, как и в Pentium Pro, обеспечивается системной шиной с возможностью использования ЕСС, анализом отказов, функцией восстановления и проверкой функциональной избыточности.

Архитектура двойной независимой шины.

Применение динамического выполнения резко повышает частоту запросов процессорного ядра к шине за данными памяти и инструкциями, поскольку ядро одновременно обрабатывает несколько инструкций. Для обхода узкого места — внешней шины — кристалл процессорного ядра использует архитектуру двойной независимой шины (Dual Independent Bus). Одна из этих шин используется только для связи с кристаллами вторичного кэша, расположенными в том же корпусе микросхемы, а у Pentium II — на общем картридже. Эта шина является локальной и в геометрическом смысле — проводники имеют длину порядка единиц сантиметров, что позволяет ее использовать на частоте ядра процессора. Значительный объем вторичного кэша позволяет удовлетворять большинство запросов к памяти сугубо локально, при этом коэффициент загрузки шины достигает 90%. Вторая шина процессорного кристалла выходит на внешние выводы микросхемы, она и является системной шиной процессора Pentium Pro. Эта шина работает на внешней частоте (66,66 МГц) независимо от внутренней шины. Загрузка процессором внешней шины для обычных рядовых применений составляет порядка 10% от ее пропускной способности, а для серверных применений может достигать 60% при четырехпроцессорной конфигурации. Таким образом, ограниченная пропускная способность внешней шины (533 Мбайт/с в пике пакетной передачи) перестает сильно сдерживать производительность процессора. Снижение нагрузки на внешнюю шину позволяет эффективно использовать многопроцессорную архитектуру.

Максимальную пропускную способность для процессоров, использующих архитектуру двойной независимой шины, с некоторыми оговорками можно рассчитать как сумму пропускной способности системной шины (533 Мбайт/с) и пропускной способности шины вторичного кэша.

В табл. 4.34 представлены значения максимальной пропускной способности для различных процессоров.

Системная шина Pentium Pro и Pentium II более эффективна для объединения процессоров по симметричной архитектуре, чем шины предыдущих процессоров, оптимизированные для обмена с памятью. Она позволяет без дополнительных схем объединять до четырех процессоров.
Таблица 4.34. Пропускная способность шин процессоров


Процессор

Максимальная пропускная способность, Мбайт/с

Стандартный Pentium 66-200 МГц

533

Pentium Pro 166 МГц

1197

Pentium Pro 200 МГц

1333

Pentium 11233 МГц

1466

Pentium 11266 МГц

1600

Pentium 11300 МГц

1733

Сигналы системной шины объединяются в группы запросов (Request) и ответов (Response). Каждое устройство-агент, подключенное к этой шине (например, любой из процессоров), до инициализации запроса должно получить через механизм арбитража право на использование шины запроса. Запрос выходит за два смежных такта: в первом такте передается адрес, тип обращения (чтение-запись памяти или ввода/вывода) и тому подобная информация. Во втором такте передается уникальный идентификатор транзакции, длина запроса, разрешенные байты шины и т. п. Через три такта после запроса проверяется состояние ошибки (error status) для защиты от ошибок передачи или нарушений протокола. Любая обнаруженная ошибка вызывает повтор запроса, а вторая ошибка для того же запроса вызывает исключение контроля (machine check exception).

Шинные транзакции делятся на множество фаз, перекрывающих друг друга. На рис. 4.27 изображены две транзакции.

В фазе завершения все агенты, отвечающие на данный запрос, при необходимости могут выставить на шину коды завершения. Другие процессоры в этой фазе управляют линиями Н1Т# и Н1ТМ# в зависимости от попадания запроса во внутренний кэш. Агент, не успевающий ответить за отведенные четыре такта, может выставить одновременно сигналы Н1Т# и Н1ТМ# для задержки фазы завершения на число тактов, кратное двум. В случае кэш-попадания запрос к памяти удовлетворит процессор, поскольку передачи кэш-кэш происходят быстрее. Однако при попадании в модифицированную строку (Н1ТМ#) циклы обращения к памяти неизбежны.

На шине одновременно может присутствовать множество запросов и ответов, однако логический анализатор, «понимающий» протокол шины Pentium Pro, способен разложить их всех на соответствующие транзакции.

Процессор Pentium II тоже использует архитектуру двойной шины, но иначе исполненную конструктивно: вместо ZIF-сокета типа 8 для установки корпуса со штырьковыми выводами используется слот типа 1 для установки картриджа (S.E.C.C.). Состав и назначение сигналов системной шины процессоров Pentium Pro и Pentium II раскрывает табл. 4.35.



Таблица 4.35. Сигналы системной шины процессоров Pentium Pro и Pentium It

Сигнал

I/O

Назначение

А[35:3]#

I/O

Address — сигналы шины адреса. Когда сигнал ADS активен, на шине присутствует адрес, когда пассивен — информация о типе транзакции. По окончании действия сигнала RESETS процессор с шины адреса получает конфигурационную информацию

А20М#

1

А20 Mask — маскирование бита А20 физического адреса для эмуляции адресного пространства 8086 в реальном режиме (его использование в защищенном режиме приведет к непредсказуемым результатам). Во время действия сигнала RESET# используется для конфигурирования умножителя частоты

ADS#

I/O

Address Strobe — строб адреса, вводимый инициатором обмена как индикатор действительности адреса По этому сигналу все агенты шины начинают проверку паритета и протокола, декодирование адреса, внутреннее слежение и другие операции, связанные с новой транзакцией

AERR#

I/O

Address Parity Error — ошибка паритета на шине адреса. В зависимости от конфигурирования по включению питания сигнал может приводить к аварийному прекращению транзакции

AP[1:0]#

I/O

Address Parity — биты паритета шины адреса. АР1# относится к А[35:24]#, АРО# — к А[23:3]#. Сигнал корректного паритета должен иметь низкий уровень, если низкий уровень имеет нечетное количество контролируемых им линий

BCLK

1

Bus Clock — синхронизация шины. Значения всех синхронных сигналов действительны по положительному перепаду этого сигнала

BERR#

I/O

Bus Error — неисправимая ошибка шины

BINIT#

I/O

Bus Initialization — инициализация шины Если при конфигурировании использование сигнала разрешено, то он вызывает прерывание текущей транзакции с потерей данных и сброс в исходное состояние управляющих автоматов всех агентов шины и их циклических идентификаторов арбитража

BNR#

I/O

Block Next Request — запрос блокировки следующей транзакции Вводится любым агентом шины как запрос на приостановку, когда он не может воспринять следующую транзакцию

BP[3:2]#

I/O

Breakpoint — сигналы от процессоров, указывающие на попадание в точку останова

BPM[1:0]#

I/O

Breakpoint Monitor - сигналы от процессоров, указывающие на попадание в точку останова или срабатывание счетчиков, используемых для мониторинга производительности процессора

BPRI#

I

Bus Priority Request - сигнал, используемый для арбитража запросов на владение шиной

BRO# BR[3:1]#1

I/O I

Bus Request — запрос шины. Эти сигналы процессора соединяются с линиями шины BREQ[3:0]#

BSEL#

I/O

Bus Select — выбор шины (для будущих применений). Должен соединяться с шиной GND

CPUPRES#

0

CPU Present — признак наличия процессора в сокете

D [63:0]#

I/O

Data — сигналы 64-битной шины данных. Источник данных при передаче указывает на их действительность сигналом DRDY#

DBSY«

I/O

Data Bus Busy — шина данных занята. Используется агентом, передающим данные, для указания на занятость шины данных

DEFER#

I

Сигнал, указывающий на то, что исходный порядок выполнения транзакций не гарантируется

DEP [7:0]#

I/O

Data Bus ЕСС Protection — дополнительные сигналы защиты шины данных ЕСС-кодом

DRDY#

I/O

Data Ready — готовность данных. Устанавливается источником данных для указания на присутствие достоверных данных на шине

FERR#

0

Floating-point Error — ошибка FPU (аналогичен сигналу ERRORS сопроцессора Intel 387)

FLUSH#

I

Асинхронный сигнал на очистку внутреннего кэша. По этому сигналу выполняются все обратные записи и аннулируются строки кэша обоих уровней Новые строки не выделяются до окончания действия сигнала. Значение сигнала во время окончание действие сигнала RESETS используется для конфигурирования процессора

FRCERR

I/O

Functional Redundancy Checking Error — сигнал ошибки, обнаруженной проверочным процессором в функционально-избыточной системе (FRC)

HIT#, HITM#

I/O

Сигналы результатов операции слежения за транзакцией. Н1Т# (Snoop Hit) указывает на кэш-попадание. Н1ТМ# (Hit Modified) указывает на попадание в модифицированную строку, запрещая другим контроллерам шины обращаться к этим данным до выполнения обратной записи (WB)

IERR#

O

Internal Error — сигнал обнаружения внутренней ошибки. Обычно появляется вместе с транзакцией SHUTDOWN. Сигнал ошибки сохраняется до его программного сброса обработчиком NMI или аппаратного сброса сигналами RESET#, BINIT# или INIT#

IGNNE#

I

Ignore Numeric Error — игнорирование ошибки сопроцессора — запрет вырабатывания исключения. Используется для совместимости с AT, где вместо исключения вырабатывается аппаратное прерывание. Во время действия сигнала RESET# используется для конфигурирования умножителя частоты

INIT#

1

Initialization — «мягкая» инициализация процессора. Сигнал приводит к сбросу общих регистров и переходу по вектору, заданному при конфигурировании по вкючению. Содержимое кэш-памяти, буферов записи и регистров FPU не затрагивается. Если сигнал активен во время окончания действия сигнала RESET#, процессор выполняет BIST

LINT[1:0] (NMI, INTR)

1

Local APIC Interrupt — входы прерываний локальных контроллеров АР1С Если работа АР1С запрещена, LINTO становится сигналом INTR, LINTI — сигналом NMI. По сигналу RESET# работа АР1С разрешается и входы работают в режиме АР1С, который может быть отменен программно. Во время действия сигнала RESETS используются для конфигурирования умножителя частоты

LOCK#

I/O

Блокировка шины на время транзакции

PICCLK

1

АР1С Clock - синхронизация шины АР1С. В режиме FRC частота PICCLK должна быть равной 1/4 BCLK

PICD[1:0]

I/O

АР1С Data — двунаправленная последовательная шина обмена сообщениями АР1С

PRDY#

0

Probe Ready — сигнал готовности зонда, используемый аппаратными средствами отладки. Указывает на остановку нормального исполнения в ответ на сигнал R/S# (вход в зондовый режим)

PREQ#

1

Probe Request — запрос зонда на отладочную операцию

PWRGOOD

1

Power Good — сигнал исправности питания, указывающий на стабильность питающих напряжений и сигнала синхронизации

REQ[4:0]#

I/O

Request Command — запрос команды. Вводится текущим владельцем шины для определения типа активной транзакции

RESETS

1

Сброс процессора — конфигурирование процессора, инициализация регистров, очистка кэша обоих уровней (без выполнения обратной записи) и переход к вектору сброса (по умолчанию 0FFFFFFF0h)

RP#

I/O

Request Parity — бит паритета запроса, защищающий линии ADS# и REQ[4:0]# Сигнал корректного паритета должен иметь низкий уровень, если низкий уровень имеет нечетное количество контроллируемых им линий

RS[2:0]#

1

Response Status — состояние ответчика. Сигналы управляются агентом, отвечающим за завершение текущей транзакции

RSP#

1

Response Parity — бит паритета для сигналов RS[2:0]#

SLOTOCC#2

0

Slot Occuped — слот занят. Низкий уровень сигнала свидетельствует о наличии процессора или терминатора в слоте Pentium 11. Используется с комбинацией сигналов VID[4:0] для определения наличия процессорного ядра в слоте, при VID[4:0]= 11111 в слоте терминатор

SLP#

1

Sleep — сигнал, переводящий процессор из состояния Stop Grant в состояние Sleep (спящий режим)

SMI#

1

System Management Interrupt — сигнал прерывания для входа в режим SMM

STPCLK#

1

Stop Clock — асинхронный сигнал, переводящий процессор в состояние Stop Grant с малым потреблением

TCK

I

Test Clock - вход синхронизации шины тестирования Test Bus, называемой также ТАР (Test Access Port)

TDI

I

Test Data In — последовательный вход данных интерфейса JTAG

TDO

O

Test Data Out — последовательный выход данных интерфейса JTAG

TESTHI

I

Сигнал, подключаемый к источнику 2,5 В через резистор 1-10 кОм

TESTLO

I

Сигнал, подключаемый к шине GND

THERMTRIP#

O

Thermal Trip — сигнал останова процессора по перегреву Если внутренняя температура поднимается примерно до 130 °С, процессор останавливается и формирует данный сигнал, который может быть сброшен только сигналом RESETS после снижения температуры ниже этого порога

TMS

I

Test Mode State — выбор режима тестирования по JTAG

TRDY#

I

Target Ready — сигнал, которым целевое устройства указывает на готовность приема данных к записи или неявной обратной записи

TRST#

1

Test Reset - сигнал сброса логики ТАР (самосброс происходит автоматически по включению)

VID [4:0]3

O

Voltage ID — выводы идентификации для автоматической устанонки уровня питающего напряжения. Эти выводы могут либо быть свободными, либо подключаться к шине GND. Блок питания должен установить соответствующее напряжение (табл. 4.41), либо отключиться

UP#

O

Upgrade Present - признак установки в сокет 8 процессора OverDrive

1Процессор Pentium II не имеет сигналов BR132] - его шина допускает обьеднинение только двух симметричных процессоров

2Процессор Pentium Pro не имеет сигналов SLP# и SLOTOCC#.

3Сокст 8 для процессора Pentium Pro определяет сигналы VID[3:0] для будущих версий (Over Drive), текущие версии (150, 166, 180 и 200 МГц) имеют фиксированные значения питающих напряжении).

По составу и назначению сигналов системная шина процессоров шестого Поколения значительно отличается от шин предыдущих процессоров.

Шина REQ[4:0]# во время первого такта фазы запроса несет часть информации о транзакции, достаточную для инициирования цикла слежения. При транзакции доступа к памяти здесь же передастся информация о размере адресного пространства — 4 Гбайт (32-битный адрес) или 64 Гбайт (36-битный адрес). Во время второго такта фазы запроса по этим линиям передается дополнительная информация, включающая длину поля данных. Возможно задание длины 0-8 байт, 16 или 32 байта.

Шина, А[35:3]# используется многофункционально. Во время первого такта фазы запроса содержит адрес памяти или ввода/вывода, а для транзакции с отложенным ответом — ее идентификатор. Во время второго такта фазы запроса эта шина несет информацию об атрибутах транзакции (ATTR[7:0]#=A[31:24]#), ее идентификаторе (DID[7:0]#=A[23:16]#), участвующих байтах (ВЕ[7:0]#=А[15:8]#) и дополнительных функциях (EXF[4:0]#=A[7:3]#). По окончании действия сигнала RESET# процессоры с линий А[35:3]# получают информацию о конфигурации по включению.

К атрибутам ATTR[7:0]# относятся параметры, определяющие возможность кэширования (включая и политику записи), защиту записи и другие.

Сигналы разрешения использования байт ВЕ[7:0]# указывают на действительность данных: ВЕО# - на линиях D[7:0]#, ВЕ1# - на D[15:8]#,..„ ВЕ7# - на D[63:56]#. В цикле специальной транзакции сигналы ВЕ[7:0]# кодирует состояние в соответствии с табл. 4.36.



Таблица 4.36. Специальные циклы процессора Pentium Pro

ВЕ[7:0]

Специальный цикл

0000 0000

Reserved

0000 0001

Shutdown

0000 0010

Flush

0000 0011

Halt

0000 0100

Sync

0000 0101

Flush Acknowledge

0000 0110

Stop Clock Acknowledge

0000 0111

SMI Acknowledge

Идентификатор отложенной транзакции DID[7:0]# является маркером, который несет идентификатор инициатора транзакции (DID[7:4]#) и идентификатор связанной с ним транзакции DID[3:0]#. Таким образом, шина допускает наличие до 16 инициаторов (контроллеров шины, включая и процессор), каждый из которых может выставлять до 16 присутствующих на шине запросов транзакций. Идентификатор транзакции может использоваться повторно только после ухода этой транзакции с шины. Бит DID [7] задает тип агента: 0 — симметричный, 1 — приоритетный. DID[6:4]# задает идентификатор агента. Симметричные агенты используют свои двухбитные идентификаторы арбитража. Итого, реально на шине могут присутствовать до четырех симметричных агентов — процессоров и до восьми несимметричных агентов — контроллеров шины.

Сигналы расширенных функций EXF[4:0]# включают:



  • EXF4#=SMMEM^ (System Management Mode Memory) — сигнал обращения к памяти SMM.

  • EXF3# = SPLCK# (Split Lock) — сигнал, указывающий на то, что блокированная операция состоит из четырех сблокированных транзакций.

  • EXF2# зарезервирован.

  • EXFI#=DEN# (Defer Enable) — разрешение отложенного ответа.

  • EXFO# зарезервирован.

Сигналы запроса шины BREQ[3:0]# используются для арбитража симметричных агентов. Агент n запрашивает шину, управляя сигналом BREQn#, а остальные линии BREQ[3:0]# рассматривает как входные. Симметричные агенты поддерживают распределенный механизм арбитража на основе циклического изменения идентификатора приоритета. «Вращающийся» идентификатор представляет собой внутреннее состояние всех симметричных агентов для определения агента наименьшим приоритетом для последующего события арбитража. По включении питания вращающийся идентификатор устанавливается в значение «3» позволяя агенту-0 иметь высший приоритет из всех симметричных агентов. По очередному событию арбитража новый идентификатор станет равным номеру агента - текущего владельца шины, в результате чего, отдав управление Ириной при следующем событии, он получит самый низкий приоритет. Очередное событие случается, когда агент выставляет запрос к свободной шине или ткущий владелец снимает свой запрос. По состоянию линий BREQ[3:0] и значению идентификатора, известного всем агентам, они одновременно (по одинаковым правилам) определяют нового владельца шины. Владелец шины может удерживать управление шиной, сохраняя активное значение своего сигнала запроса. Однако, обнаружив запрос от других агентов, он по возможности должен отдать управление шиной. Такой механизм подразумевает корректность поведения всех симметричных агентов и соблюдения ими правил обращения с сигналами BREQ[3:0].

Для подключения к шине арбитража BREQ[3:0] используются сигналы процессора BRO# (I/O) и BR[3:1]# (I) При наличии в системе нескольких процессоров-симметричных агентов они подключаются к шине в соответствии с табл. 4.37.




Таблица 4.37. Соединение сигналов запроса шины

Сигнал шины

Агент 0

Агент 1

Агент 2

Агент 3

BREQ0

BR0#

BR3#*

BR2#

BR1#

BREQ1

BR1#

BRO#

BR3#

BR2#

BREQ2

BR2#

BR1#

BRO#

BR3#

BREQ3

BR3#

BR2#

BR1#

BRO#

*Для Pentium II используется сигнал BRI#.

Bo время конфигурирования по включению центральный агент должен выставить сигнал BREQ0#. Все симметричные агенты по сигналам, принятым со своих линий BR[3:0]#, определяют свой идентификатор (номер) агента (табл. 4.38).



Таблица 4.38. Определение идентификатора агента шины

Активный вход по сигналу RESETS

Agent ID

BR0#

0

BR3#

1

BR2#

2

BR1#

3

Для Pentium II используется сигнал BRI#.

Так как процессор Pentium II рассчитан на применение не более чем в двухпроцессорных симметричных системах, он имеет только сигналы BRO# и BR1#.



Электрический интерфейс процессоров шестого поколения заметно отличаются от предыдущих. Для синхронных сигналов (большинства сигналов системной шины) процессора Pentium Pro и Pentium II используется вариант низковольтной логики GTL (Gunning Transceiver Logic). Этот улучшенный вариант фирмой Intel назван GTL+. Для повышения помехозащищённости и снижения влияния отражения сигналов интерфейс требует соблюдения топологических и электрических правил подключения абонентов шины (рис. 4.28). Схемы передатчиков сигналов этого интерфейса имеют выходы типа «открытый коллектор». Каждая сигнальная цепь должна иметь на обоих концах проводника резистор-терминатор, подтягивающий линию к высокому уровню VREF. Низкий уровень выходного напряжения не должен превышать 0,6 В, высокий определяется напряжением VTT.

Номинальное значение VTT=1,5 В, VREF=2/3 VTT.

Асинхронные сигналы процессора имеют уровни низковольтной CMOS-логики.

Синхронизация процессора осуществляется сигналом BCLK. Положительный перепад этого сигнала синхронизирует все сигналы внешнего интерфейса GTL+. Ядро процессора синхронизируется с помощью умножителя частоты, выполненного по схеме генератора с фазовой автоподстройкой частоты. Для фильтрации напряжения питания цепей ФАПЧ в процессоре Pentium Pro имеются два вывода PLL1 и PLL2 для подключения внешних конденсаторов. Изменения частоты BCLK корректно воспринимаются только во время действия сигнала RESET#. В это же время сигналы на входах A20M#, IGNNE#, LINT1/NMI и LINTO/INTR задают коэффициент умножения (табл. 4.39).

В симметричных мультипроцессорных системах фирма Intel не рекомендует использовать различающиеся внутренние частоты для процессоров, подключенных к одной шине (внешняя частота у них, естественно, должна быть единой). Возможность работы с разными частотами процессоров может не поддерживаться и операционной системой с SMP.

Управление энергопотреблением более развито, чем у процессоров Pentium Pro для немедленного снижения потребляемой мощности позволяет использовать режимы Stop Grant и Auto HALT PowerDown. Снижение потребления примерно в 10 раз достигается прекращением тактирования большинства узлов процессора.
Таблица 4.39. Настройка умножителя частоты процессоров Pentium Pro и Pentium II


Коэффициент умножения

LINT[1]

LINT[0]

A20M#

IGNNE#

2

L

L

L

L

2

H

H

H

H

2,51

L

H

L

L

31

L

L

L

H

3,5

l

H

L

H

4

L

L

H

L

4,52

L

H

H

L

52

L

L

H

H


следующая страница >>